HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
データ種別 | 図書 |
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出版者 | 東京 : 共立出版 |
出版年 | 1999.6 |
本文言語 | 日本語 |
大きさ | vii, 201p ; 24cm |
著者標目 | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> |
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巻 次 | 配架場所 | 請求記号 | 登録番号 | コメント | 刷 年 | 状 態 | 利用注記 | ISBN | 予約 | 請求メモ |
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射水-1階-和書 | 549.7||H49 | 101419067 |
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