テラサワ, シンイチ
寺澤, 真一
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| 著者の属性 | 個人 |
|---|---|
| 一般注記 | 京都工芸繊維大学, 立命館大学, 明石工業高等専門学校非常勤講師 (2023.11現在) SRC:SystemVerilogによるFPGA/ディジタル回路設計入門 / 小林和淑 [ほか] 共著(オーム社, 2023.11) 執筆者一覧により典拠作成 (2023.12.5) |
| から見よ参照 | *Terasawa, Shin'ich |
| コード類 | 典拠ID=AU00062026 NCID=DB00161040 |
| 1 | SystemVerilogによるFPGA/ディジタル回路設計入門 / 小林和淑 [ほか] 共著 東京 : オーム社 , 2023.11 |