ヤスオカ, タカシ
安岡, 貴志
著者名典拠詳細を表示
| 著者の属性 | 個人 |
|---|---|
| 一般注記 | SRC:Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ / 安岡貴志著 (CQ出版, 2010.10) |
| コード類 | 典拠ID=AU00023156 NCID=DA17055266 |
| 1 | Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ / 安岡貴志著 東京 : CQ出版 , 2010.10 |